半导体行业3D+DRAM：云侧内存市场重要竞争者，内存带宽及功耗具备竞争优势250823

<p style="text-indent:32px"><span style="letter-spacing: 0px; font-size: 16px;"><span style="">本报告导读：近存计算</span> <span style="">3D DRAM 有望成为未来云侧内存市场的重要竞争者。</span></span></p><p style="text-indent:32px"><span style="letter-spacing: 0px; font-size: 16px;">投资要点：</span></p><p style="text-indent:32px"><span style="letter-spacing: 0px; font-size: 16px;">行业观点及投资建议。我们认为，近存计算 3D DRAM 有望成为未来云侧内存市场的重要竞争者，Wafer on Wafer 方案下其通孔间距达到 10μm 以下级别，相较现阶段 HBM 具备一定优势，实现更具备竞争力的带宽水平及功耗，推荐兆易创新，建议关注紫光国微（7.5%持西安紫光国芯）。内存带宽决定 GPU 速度。内存带宽指内存子系统每单位时间可以传输的数据总量，直接测量处理器从连接的 DRAM 读取数据或将结果写入的速度，公式可表示为：内存带宽（GB/s）= [总线宽度（位）×有效传输速率（GT/s）] /8。因此，为了实现更高的内存带宽，需要具备较高的有效传输速率（即更快的数据运行速度）及宽总线宽度（即更多数据通道）。HBM 提高数据传输的“单通道速度”同时通过 TSV 和中介层共同创建超宽总线宽度，从而提升内存带宽水平。在 HBM 堆叠结构中，TSV 技术在实现 DRAM 芯片之间的垂直互连方面发挥着至关重要的作用，TSV 是蚀刻在硅芯片中的微孔，填充铜等导电材料形成垂直电通道，是 HBM 能够同时提供高存储密度、超高带宽和低功耗的基础。此外，中介层具有超精细布线能力，连接桥以低损耗精确连接 HBM 堆栈的超宽接口与 GPU 的 I/O 端口。2024 年 HBM3E 搭载 16Gb 单颗容量可提供 1TB/s 内存带宽，然而，随着 HBM3E 中的堆叠层跃升至 12 层，散热压力和翘曲问题带来了双重挑战。为了保持总厚度，DRAM 芯片需要比 8 层HBM3 薄 40%，而减薄过程引入了与结构变形相关的新技术障碍。3D DRAM 将成为未来云侧内存市场的重要竞争者。华邦 CUBE 3D DRAM 方案中，SoC die 位于 CUBE die 上方，下层可作为DRAM+硅电容+硅中介的角色存在，而 Wafer on wafer 3D DRAM方案差异则在于键合方式为混合键合。现有 HBM 采用了 x10um级微凸块（Micro-Bump）堆叠 DRAM，其数据 IO 数量有限且寄生电容和功耗较大，进而限制了带宽的增加。在 WoW 3D DRAM（基于混合键合工艺）制造流程方面，我们以紫光国芯 SeDRAM平台为例，相比于 Micro Bump 工艺，通过直接键合方式的异质集成工艺，接触孔可达 110,000 个/mm^2，实现了百倍量级的密度提升，而且连接电阻低至 0.5 欧姆，从而更有效地提升了内存带宽水平，为 AI 和 HPC 等领域的高带宽、高能效需求提供了有效解决方案。</span></p><p style="text-indent:32px"><span style="letter-spacing: 0px; font-size: 16px;">风险提示。AI 终端渗透不及预期；3D DRAM 技术迭代进展不及预期。</span></p><p><br/></p>